info@panadisplay.com
BT81X (815/6) Speciális EVE grafikus motor párhuzamos RGB interfész

BT81X (815/6) Speciális EVE grafikus motor párhuzamos RGB interfész

May 09, 2019

Az RGB párhuzamos interfész 29 jelből áll - DISP, PCLK, VSYNC, HSYNC, DE, 8 jel, mindegyik R,
G és B.
Az RGB regiszterek egy sora konfigurálja az LCD működési és időzítési paramétereket.
A REG_PCLK a PCLK osztó. Az alapértelmezett érték 0, ami azt jelenti, hogy a PCLK kimenet le van tiltva. Amikor
REG_PCLK nincs 0 (1-1023), a PCLK frekvencia kiszámítható:
PCLK frekvencia = Rendszeróra frekvencia / REG_PCLK
A BT815 / 6 rendszerórák frekvenciája programozható. Néhány lehetséges PCLK frekvencia
A BT815 / 6 támaszokat a 4-11. Táblázat tartalmazza.
image

A REG_PCLK_POL az óra polaritását határozza meg, 0 a pozitív aktív óra széléhez, és 1 a negatív órához
él.
A REG_CSPREAD szabályozza az RGB-jelek átmenetét a PCLK aktív óra széléhez képest. Amikor
REG_CSPREAD = 0, R [7: 0], G [7: 0] és B [7: 0] a PCLK aktív peremét követõen változik. Amikor
REG_CSPREAD = 1, R [7: 0] korai PCLK órát vált, és később B [7: 0] PCLK órát, ami segít csökkenteni
a kapcsolási zaj.
A REG_DITHER lehetővé teszi a színes színeket. Ez az opció javítja a kijelzőn megjelenő félhangjelzést.
Belsőleg a grafikus motor kiszámítja a színértékeket 8 bites pontossággal; azonban az LCD színe
alacsonyabb pontossággal elegendő.
A REG_OUTBITS minden színcsatorna bitszélességét adja meg; az alapértelmezett érték 8/8/8 bit minden R / G / B szín esetében.
Az alacsonyabb érték azt jelenti, hogy az egyes csatornáknál kevesebb bit kerül kimenetre, lehetővé téve az alacsonyabb pontosságú LCD-n való ditheringet
jelenik meg.
A REG_SWIZZLE szabályozza a kimeneti színtűzek elrendezését, hogy segítsen a PCB-nek különböző LCD-k útvonalán
panel-elrendezések. A regiszter 0-as bitje az egyes színcsatornák bitjeinek sorrendjét megfordítja.
Az 1-3. Bitek szabályozzák az RGB sorrendet. Az 1-es bitbeállítás R és B csatornákat cserél. A Bit 3 beállítás lehetővé teszi
a forgatás engedélyezése. Ha a 3-as bit be van állítva, akkor (R, G, B) jobbra forog, ha a 2-es bit egy vagy bal, ha a 2-es bit nulla.

image

image

REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 és REG_HSYNC1 határozza meg az LCD vízszintes
időzítések. Minden regiszter 12 bitet tartalmaz a 0-4095 PCLK ciklus programozható tartományának engedélyezéséhez. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 és REG_VSYNC1 határozza meg az LCD függőleges időzítését. Minden egyes
A regiszter 12 bitet tartalmaz a 0-4095 sorok programozható tartományának engedélyezéséhez.

image

image

image